Podle zpráv se TSMC chystá dokončit výzkum a vývoj panelových pokročilých baleních čipů (PLP) a plánuje zahájit výrobu v malém měřítku kolem roku 2027.
Pro uspokojení poptávky po silnějších uměleckých inteligenčních čipech použije pokročilé balení na úrovni panelů čtvercové substráty, které mohou pojmout více polovodičů místo tradičních 300 mm kruhových substrátů.
Dva zdroje odhalily, že první generace nové technologie balení TSMC bude používat substráty 310 mm x 310 mm.To je mnohem menší než velikost 510 mm x 515 mm, která byla dříve testována výrobci čipů, ale stále poskytuje více povrchové plochy než tradiční kruhové oplatky.
TSMC zrychluje svůj vývoj.Zdroj uvedl, že společnost staví pilotní výrobní linku v Taoyuan City na Tchaj-wanu v Číně s cílem zahájit výrobu v malém měřítku kolem roku 2027.
Největší dodavatel balení a testování na světě Riyueguang dříve potvrdil, že staví balicí linku na úrovni panelu pomocí substrátů 600 mm × 600 mm.Když se však dozvěděl, že počáteční velikost TSMC byla relativně malá, rozhodla se postavit další zkušební výrobní linku v Kaohsiungu se stejnou velikostí jako TSMC.
Obalení čipů bylo kdysi považováno za nižší technické požadavky než výroba čipů.Pro umělé inteligenční výpočetní čipy se však pokročilé metody balení, jako je technologie balení Chip COWOS Cowos, stávají stejně důležitými jako výroba čipů.Je to proto, že technologie Advanced Packaging může integrovat GPU, CPU a paměť s vysokou šířkou pásma (HBM) do jediného superpočítače, jako je Blackwell NVIDIA.Broadcom, Amazon, Google a AMD se také spoléhají na technologii Cowos TSMC, aby vyhověli potřebám balení čipů.
