TSMC nedávno na severoamerickém technologickém semináři oznámila hustota vady (D0) procesní technologie N2 (2nm) ve srovnání s předchůdcemi ve stejné fázi.Podle společnosti je hustota vady procesu N2 nižší než hustota výroby N3 (3nm), N5 (5nm) a N7 (7nm).Snímek navíc ukazuje, že proces N2 TSMC je stále dvě čtvrtiny od hromadné výroby, což znamená, že se očekává, že TSMC začne produkovat 2nm čipy do konce čtvrtého čtvrtletí roku 2025 podle očekávání.
Ačkoli proces N2 TSMC je první technologií společnosti pro přijetí plně nanosheetových tranzistorů s plným bránou (GAA), hustota defektu tohoto uzlu je nižší než předchozí proces generování ve stejné fázi, dvě čtvrtiny před hromadnou výrobou (MP).Procesy předchozí generace- N3/N3P, N5/N4 a N7/N6- všechny používaly tranzistory zralé FIN pole (FINFETS).Proto, ačkoli N2 je prvním uzlem TSMC, který přijme tranzistory GAA nanosheet, jeho snížení hustoty vad je větší než předchozí proces generování před vstupem do milníku hromadné výroby (HVM).
Tento graf zobrazuje změnu hustoty defektů v průběhu času, od tří čtvrtin před hromadnou výrobou po šest čtvrtin po hromadné výrobě.Ze všech zobrazených uzlů - N7/N6 (zelená), N5/N4 (fialová), N3/N3p (červená) a N2 (modrá) - hustota defektu se výrazně snižuje s rostoucím výnosem, ale rychlost snížení se liší v závislosti na složitosti uzlů.Stojí za zmínku, že N5/N4 je nejaktivnější při snižování časných defektů, zatímco zlepšení výnosu N7/N6 je relativně jemné.Počáteční hladina defektu křivky N2 je vyšší než úroveň N5/N4, ale pak ostře klesá, což je velmi blízké trajektorii redukce vady N3/N3p.
Snímek zdůrazňuje, že diverzita výnosu a produktu zůstávají klíčovými hnacími faktory pro zrychlení zlepšování hustoty defektů.Větší produkce a diverzifikované výrobky pomocí stejného procesu mohou rychleji identifikovat a korigovat hustotu a výnos defektů, což umožňuje TSMC optimalizovat vanové cykly učení.TSMC uvedla, že její technologie výroby N2 získala více nových čipů než její předchůdce (protože TSMC nyní produkuje čipy N2 pro riziko smartphone a vysoce výkonné výpočetní techniky (HPC), a křivka snížení hustoty defektů to v podstatě potvrzuje.
Vzhledem k rizikovým faktorům způsobeným zavedením nové architektury tranzistoru je obzvláště důležité, aby míra snížení vady N2 zůstala v souladu s předchozími uzly založenými na FINFET.To ukazuje, že TSMC úspěšně přenesla své odborné znalosti v oblasti řízení a správy vad do nové éry Gafetu, aniž by narazila na významné neúspěchy.
